Verilog هي لغة وصف الأجهزة (HDL). إنها لغة تستخدم لوصف نظام رقمي مثل محول الشبكة، أو المعالج الدقيق، أو الذاكرة، أو الوجه بالتخبط. يمكننا وصف أي جهاز رقمي باستخدام HDL على أي مستوى. التصميمات الموصوفة في HDL مستقلة عن التكنولوجيا، وسهلة جدًا للتصميم وتصحيح الأخطاء، وعادةً ما تكون أكثر فائدة من المخططات، خاصة بالنسبة للدوائر الكبيرة.

ما هو فيريلوج؟

Verilog هي لغة وصف الأجهزة (HDL)، والتي تُستخدم لوصف نظام رقمي مثل محول الشبكة أو المعالج الدقيق أو الذاكرة المتقلبة.

فيريلوج تم تطويره لتبسيط العملية وجعل HDL أكثر قوة ومرونة. اليوم، يعتبر Verilog هو HDL الأكثر شيوعًا والمستخدم في جميع أنحاء صناعة أشباه الموصلات.

HDL تم تطويره لتعزيز عملية التصميم من خلال السماح للمهندسين بوصف وظائف الأجهزة المطلوبة والسماح لأدوات التشغيل الآلي بتحويل هذا السلوك إلى عناصر أجهزة فعلية مثل البوابات التوافقية والمنطق المتسلسل.

تشبه Verilog أي لغة أخرى لوصف الأجهزة. يسمح للمصممين بتصميم التصميمات إما بمنهجية من أسفل إلى أعلى أو من أعلى إلى أسفل.

التصميم من الأسفل إلى الأعلى:الطريقة التقليدية للتصميم الإلكتروني هي من الأسفل إلى الأعلى. يتم تنفيذ كل تصميم على مستوى البوابة باستخدام البوابات القياسية. يعطي هذا التصميم طريقة لتصميم أساليب تصميم هيكلية هرمية جديدة.تصميم من أعلى إلى أسفل:فهو يسمح بالاختبار المبكر والتغيير السهل للتقنيات المختلفة وتصميم النظام المنظم ويقدم العديد من المزايا الأخرى.

مستويات التجريد فيريلوج

تدعم شركة Verilog التصميم على العديد من مستويات التجريد، مثل:

• المستوى السلوكي
• مستوى التسجيل والنقل
• مستوى البوابة

المستوى السلوكي

المستوى السلوكي يصف النظام بواسطة الخوارزميات السلوكية المتزامنة. كل خوارزمية متسلسلة، مما يعني أنها تتكون من مجموعة من التعليمات المنفذة واحدة تلو الأخرى. الوظائف والمهام والكتل هي العناصر الرئيسية. لا يوجد أي اعتبار للتنفيذ الهيكلي للتصميم.

مستوى التسجيل والنقل

تحدد التصميمات التي تستخدم مستوى نقل السجل خصائص الدائرة باستخدام العمليات ونقل البيانات بين السجلات.

التعريف الحديث لرمز RTL هو 'أي رمز قابل للتركيب يسمى رمز RTL'.

مستوى البوابة

يتم وصف خصائص النظام من خلال الروابط المنطقية وخصائص توقيتها ضمن المستوى المنطقي. جميع الإشارات هي إشارات منفصلة. يمكن أن تحتوي فقط على قيم منطقية محددة ('0'، `1'، `X'، `Z`).

العمليات القابلة للاستخدام هي أوليات منطقية محددة مسبقًا (البوابات الأساسية). قد لا تكون نمذجة مستوى البوابة هي الفكرة الصحيحة للتصميم المنطقي. يتم إنشاء كود مستوى البوابة باستخدام أدوات مثل أدوات التوليف، ويتم استخدام قائمة الشبكة الخاصة به لمحاكاة مستوى البوابة والواجهة الخلفية.

تاريخ فيريلوج

• يعود تاريخ Verilog HDL إلى الثمانينيات عندما قامت شركة تدعى Gateway Design Automation بتطوير جهاز محاكاة منطقي، Verilog-XL، ولغة وصف الأجهزة.
• استحوذت شركة Cadence Design Systems على Gateway في عام 1989 ومعها حقوق اللغة والمحاكاة. في عام 1990، وضعت كادينس اللغة في الملكية العامة، بهدف أن تصبح لغة قياسية وغير مملوكة.
• تتم صيانة Verilog HDL الآن من قبل منظمة غير ربحية، Accellera، التي تم تشكيلها من اندماج Open Verilog International (OVI) وVHDL International. كانت لدى OVI مهمة أخذ اللغة من خلال إجراءات توحيد IEEE.
• في ديسمبر 1995، أصبح Verilog HDL هو IEEE Std. 1364-1995. تم نشر نسخة منقحة بشكل كبير في عام 2001: IEEE Std. 1364-2001. كانت هناك مراجعة أخرى في عام 2005، ولكن هذا أضاف فقط بعض التغييرات الطفيفة.
• قامت شركة Accellera أيضًا بتطوير معيار جديد، SystemVerilog، والذي يمتد إلى Verilog.
• أصبح SystemVerilog معيار IEEE (1800-2005) في عام 2005.

كيف يكون فيريلوج مفيدًا؟

تقوم Verilog بإنشاء مستوى من التجريد يساعد في إخفاء تفاصيل تنفيذه وتقنيته.

على سبيل المثال، سيتطلب تصميم D flip-flop معرفة كيفية ترتيب الترانزستورات لتحقيق حافة موجبة مشغلة FF وما هي أوقات الارتفاع والهبوط وأوقات CLK-Q المطلوبة لتثبيت القيمة على التقليب بين الكثير من التفاصيل الأخرى الموجهة نحو التكنولوجيا.

إن تبديد الطاقة، والتوقيت، والقدرة على تشغيل الشبكات وغيرها من الإخفاقات يتطلب أيضًا فهمًا أكثر شمولاً للخصائص الفيزيائية للترانزستور.

تساعدنا شركة Verilog على التركيز على السلوك وترك الباقي ليتم حله لاحقًا.

المتطلبات الأساسية

قبل تعلم Verilog، يجب أن تكون لديك معرفة أساسية بلغة تصميم VLSI.

• يجب أن تعرف كيفية عمل المخططات المنطقية، والجبر البوليني، والبوابات المنطقية، والدوائر التوافقية والمتسلسلة، والمشغلين، وما إلى ذلك.
• يجب أن تكون على دراية بمفاهيم تحليل التوقيت الثابت مثل وقت الإعداد، ووقت الانتظار، والمسار الحرج، وحدود تردد الساعة، وما إلى ذلك.
• أساسيات ASIC وFPGA ومفاهيم التوليف والمحاكاة.

جمهور

تم تصميم برنامج Verilog التعليمي الخاص بنا لمساعدة المبتدئين ومهندسي التصميم ومهندسي التحقق الذين يرغبون في تعلم كيفية تصميم الأنظمة الرقمية في Verilog HDL للسماح بالتوليف التلقائي. بحلول نهاية هذا البرنامج التعليمي، ستكون قد اكتسبت مستوى متوسطًا من الخبرة في Verilog.

مشكلة

نؤكد لك أنك لن تجد أي مشكلة في برنامج Verilog التعليمي. ولكن إذا كان هناك أي خطأ، يرجى نشر السؤال في نموذج الاتصال.